Angesichts der Beschränkungen der Hardwarekosten für hochauflösende CMOS-Weltraumkameras für Kleinsatelliten und der begrenzten Datenspeicherressourcen wird in diesem Artikel eine vollständig pipelinede Implementierung des JPEG-LS-Bildkompressionsalgorithmus auf FPGA-Basis vorgeschlagen. Durch einen parallelen Gruppierungsmodus wurde auf einem einzelnen FPGA ein mehrkerniges Echtzeit-Bildkompressionssystem aufgebaut. Zunächst empfängt das FPGA mehrkanalige Hochgeschwindigkeits-Bilddaten vom CMOS-Sensor; dann wird der JPEG-LS-Bildkompressionsalgorithmus mittels einer elfstufigen Pipeline implementiert, wobei die Struktur zur Berechnung der Kodierungsparameter und der Kontextaktualisierung zum Verkürzen des kritischen Pfads optimiert wurde; schließlich komprimieren mehrere JPEG-LS-Kerne die mehrkanaligen Hochgeschwindigkeits-Bilddaten des CMOS-Sensors gruppenweise parallel. Die experimentellen Ergebnisse zeigen: Die maximale Betriebsfrequenz des verbesserten JPEG-LS-Kerns beträgt 46 MHz; bei Kompressionsparameter near=1 liegt das nahezu verlustfreie Kompressionsverhältnis über 4, und das Peak-Signal-Rausch-Verhältnis der dekomprimierten Bilder beträgt etwa 50 dB. Dies erfüllt im Wesentlichen die Anforderungen an Kompressionsrate und -qualität für Fernerkundungsbilder und bietet eine Referenz für das Design hochauflösender CMOS-Weltraumkameras mit Bildkompressionsfunktion.

JPEG-LS-Bildkompressionsalgorithmus;CMOS-Sensor;Field Programmable Gate Array (FPGA);Pipeline-Design;Mehrkerniges Kompressionsbildsystem