Angesichts der begrenzten Hardwarekosten der hochauflösenden Weltraum-CMOS-Kamera für Kleinsatelliten und der begrenzten Datenspeicherressourcen wurde eine Implementierungslösung für den JPEG-LS-Bildkompressionsalgorithmus basierend auf einem Field Programmable Gate Array (FPGA) vorgeschlagen. Durch das parallele Gruppierungsmodus wurde auf einem Single-Chip-FPGA ein Multikern-Echtzeit-Bildkompressionssystem aufgebaut. Das FPGA empfängt mehrkanalige Hochgeschwindigkeits-Bilddaten vom CMOS-Detektor, nutzt eine elfstufige Pipeline zur Realisierung des JPEG-LS-Bildkompressionsalgorithmus und berechnet dessen Codierungsparameter sowie optimiert den Kontextaktualisierungsteil zur Verkürzung des kritischen Pfads. Schließlich werden die mehrkanaligen Hochgeschwindigkeits-Bilddaten des CMOS-Detektors durch mehrere JPEG-LS-Bildkompressionskerne gruppenweise parallel komprimiert. Die Versuchsergebnisse zeigen, dass der verbesserte JPEG-LS-Bildkompressionskern im aktuellen System mit einer maximalen Frequenz von 46 MHz arbeitet. Bei einem Kompressionsparameter near von 1 entspricht das System einer annähernd verlustfreien Kompression mit einem Kompressionsverhältnis von über 4 und das Peak-Signal-Rausch-Verhältnis des dekomprimierten Bildes beträgt etwa 50 dB, was die Anforderungen an Kompressionsrate und -qualität ferngesteuerter Bilddaten im Wesentlichen erfüllt. Dieser Artikel bietet eine Referenz für das Design hochauflösender Weltraum-CMOS-Kameras mit Bildkompressionsfunktion.

Bildkompression; CMOS-Detektor; Field Programmable Gate Array; Pipeline-Design; Multikern-Kompressionsbild