Face aux problèmes de coût matériel limité de la caméra CMOS spatiale à haute résolution pour petits satellites et aux ressources de stockage de données restreintes, une solution d’implémentation de l’algorithme de compression d’image JPEG-LS basée sur le FPGA (Field Programmable Gate Array) a été proposée. Un système d’imagerie compressée temps réel multi-cœurs a été construit sur un seul FPGA en mode de regroupement parallèle. Le FPGA reçoit les données d’image haute vitesse multi-canaux issues du détecteur CMOS, utilise une pipeline à onze niveaux pour réaliser l’algorithme de compression JPEG-LS, calcule ses paramètres de codage et optimise la partie de mise à jour du contexte pour raccourcir le chemin critique. Enfin, plusieurs cœurs de compression JPEG-LS compressent en parallèle les données d’image haute vitesse multi-canaux issues du détecteur CMOS par groupes. Les résultats expérimentaux montrent que dans le système actuel, le cœur de compression JPEG-LS amélioré fonctionne à une fréquence maximale de 46 MHz, lorsque le paramètre near est à 1, le système est proche d’une compression sans perte avec un taux de compression supérieur à 4, et le rapport signal sur bruit du pic de l’image décompressée est d’environ 50 dB, répondant essentiellement aux exigences de taux et de qualité de compression des images de télédétection. Cet article fournit une référence pour la conception d’une caméra spatiale CMOS à haute résolution avec fonction de compression d’image.

compression d’image; détecteur CMOS; matrice de portes programmables sur le terrain; conception pipeline; imagerie compressée multi-cœurs